前言 总览：版图,模拟,数字, Fpga,驱动

PCIe SerDes 全流程实战

前言-总览：版图,模拟,数字,FPGA,驱动

1 背景

2019 年左右第一次接触AI，深度学习仍被视作机器学习的一个分支，传统算法包括决策树、支持向量机和 Boosting Tree 等。彼时深度学习主要应用在图像检测（如 YOLO）、图像分类等领域，自然语言处理（NLP）尚处早期阶段，多聚焦于词性分析、情感分类和知识图谱等基础任务。

2022 年底，ChatGPT 面世，彻底改变了 NLP 与 AI 的发展路线。 2025 年初，DeepSeek 开源五个项目，其中专门的通信库覆盖 NVLink 及 CX7 InfiniBand 400 Gb/s RDMA 网卡（对应 PCIe Gen 5）。

在可预见的未来，大模型 AI 将继续推动科技演进，而 GPGPU/NPU/TPU 等分布式并行计算架构将成为其核心驱动力。与之相比，CPU 单核性能已趋于瓶颈（主频长期停留在 4–5 GHz 区间），高度依赖分支预测、多级流水线以及多层 Cache 来弥补内存延迟与带宽不足。

2 GPGPU 设计的三大核心层面

  1. 通信

    • 片内：AXI 总线
    • PCB 层：PCIe / CXL / NVLink
    • 跨设备：基于 RDMA 的高速互连

  2. 存储与缓存
    由 SSD 固态硬盘、高速显存（GDDR / HBM）及片内 SRAM Cache 组成的分级存储体系。

  3. 控制与算法
    GPGPU 既不同于具备高度灵活控制逻辑的 CPU，也不同于可烧录新逻辑的 FPGA。芯片设计阶段必须为软件算法留足操作空间，在保证硬件效率的同时，与上层神经网络算子紧密协同。

3 项目目标与产出

本项目以 PCIe 协议为范例，横跨模拟 SerDes 层、数字协议层及软件驱动层，最终实现端到端演示。成果包含：

  • SerDes 模拟电路原理与 Cadence 开发 / 仿真实践
  • 28 nm 版图绘制
  • PCIe 数字协议层全流程设计要点
  • Xilinx PCIe PHY 关键配置与 Vivado FPGA 开发实战
  • 数字协议层与软件通信接口（寄存器映射、MMIO 设计、驱动编写）
  • 综合视角：从模拟、数字到软件算法的高速串行通信全栈设计

可提供 SerDes 仿真、版图、VCS 数字仿真以及联合 FPGA + 驱动代码的实机矩阵加法演示，项目代码和开发环境。(文章仅包含重点讲解，细节需要自行通过虚拟机的开发环境学习掌握)

模拟部分 1 开发环境介绍