PCIe SerDes 全流程实战

模拟部分——serdes电路架构

1. 模拟部分：SerDes 电路架构

本项目聚焦于 SerDes 领域中较为常见的模拟电路结构。自 PCIe 5.0 起，业界逐步采用基于 ADC 的全数字架构，但该方向不在本文讨论范围内。由于可参考的模拟电路资料较少且实现工作量较大，本项目仅完成了 TX 发射端电路的实现。

1 Serializer / Deserializer 电路

• 参考 PCIe 4.0 规范，单 Lane 速率为 16 GT/s。与其对接的数字电路数据宽度为 32 bit，则数字侧每路信号频率为 16 G / 32 = 500 MHz。
• 采用级联 2:1 二叉树多路复用器（Tree-Mux），共 4 级，对应使用 1 GHz、2 GHz、4 GHz、8 GHz 时钟。
• 将 N 位并行数据等分后，经多级 2:1 MUX 逐级合并，最后采用 CML 实现以保证带宽。
• 本项目采用 half-rate 架构， 使用180°相位的半速时钟。

2 均衡电路

• PCB 走线存在插损且各频率损耗不同，需要均衡电路进行补偿。
• TX 常用均衡：FFE；RX 常用均衡：DFE、CTLE、VGA。
• 面对不同插损，PCIe 规范通过 LTSSM 机制动态调整均衡参数。本项目未实现该功能。
• MATLAB 的 SerDes 工具箱可用于均衡电路与信号完整性的系统级建模。

3 TX Driver

• TX Driver 将信号转换为符合链路与协议电气规范的高速差分信号，并在发端预加重以补偿通道高频损耗。
• 常见拓扑为电流型 CML 与电压型 VML驱动。
• 本项目采用 CML Driver with 3-tap FFE（pre/main/post），通过分段/并联的驱动单元按系数加权叠加形成 FIR，从而提升高频成分、抵消通道低通效应。

4 CDR 时钟恢复电路

在高速串行链路中，接收端缺乏同步时钟，需要通过 CDR（Clock & Data Recovery）从数据中恢复时钟，并用恢复后的干净时钟重新采样数据。典型 CDR 围绕“相位比较 + 环路追踪”展开：

1. 线性型（以 Hogge 为代表）：利用两组采样（比例脉冲与参考脉冲）生成相位误差，可配合电荷泵实现类二阶环路。
2. Bang-bang 型（以 Alexander 为代表）：通过三采样早/晚判决，环路增益高、硬件简单，并可天然输出重定时数据。

5 其他配套电路

• PLL（锁相环）：提供参考时钟。
• Bandgap（带隙基准）：提供电路所需的基准电压与基准电流。
• 精密电阻（100 Ω）：可用于内部电阻网络的校准，提升阻抗匹配精度。

6 Synopsys PCIe Gen4 PHY SerDes 架构选型参考

• TX Driver：Hybrid（电压 / 电流混合）驱动。电压驱动功耗更低。
• FFE：3 Tap FFE，与规范一致。
• Serializer / Deserializer：文档未明确具体结构。
• CDR：二阶数字环路（second-order digital loop）。数字环路 CDR 更易适配不同速率。
• DFE：5 Tap、持续自适应的判决反馈均衡器。
• CTLE：高频增益范围 2 dB～15 dB。
• VGA：两个串联的可变增益放大器。
• PLL：两路独立 PLL，基于 LC-tank 振荡器。