PCIe SerDes 全流程实战

FPGA部分——1-设备以及开发环境介绍

1 FPGA 设备

• 器件型号：Kintex UltraScale+ FPGA XCKU5P
• System Logic Cells：475 K
• CLB LUTs：217 K
• DSP Slices：1 824
• 片上存储器：34.9 Mb
• GTY 32.75 Gb/s 收发器：16 通道
• PCIe 硬核 IP 最高支持：PCIe 3.0

2 开发环境

• Vivado 2023.1
• VMware + Ubuntu 22.04 LTS
• 通过 JTAG 连接开发板

3 PCIe PHY 配置

官方文档链接：https://docs.amd.com/r/en-US/pg239-pcie-phy
由于以下原因，要先使用XCVU3P生成PCIE PHY IP源码，再移植到XCKU5P

AMD Vivado™ IP 目录并不支持直接为所有 AMD Spartan™ UltraScale+™、AMD UltraScale™ 和 AMD UltraScale+™ 器件生成该 IP；但是，只要先选择一个与目标器件具有相同收发器类型（UltraScale GTH、UltraScale+ GTH 或 UltraScale+ GTY）的器件，即可随后将该 IP 迁移到目标器件中。

• 核心 PHY 源码可直接使用；
• 内部 GT 收发器（参考 PG182）无法直接迁移，需在 XCKU5P 中重新生成信号一致的 GT 收发器 IP 实例。

4 PCIe PHY 独立调试

• 在已创建的 PCIe PHY IP 核心上，使用 Open IP Example Design 可生成示例工程，便于单独调试 PHY
• 时钟、复位及其他关键信号的连接方式，以示例工程及官方参考文档为准

5 参考文档

• 《pg239-pcie-phy-en-us-1.0.pdf》 PCIe PHY 用户指南
• 《pg182-gtwizard-ultrascale-en-us-1.7.pdf》 GT 收发器用户指南
• Vivado 软件参考手册